Die Inbetriebnahme eines neuen Embedded-Geräts folgte bisher immer derselben Reihenfolge: das Datenblatt lesen und verstehen, es in die Registerkarten des Geräts übersetzen, auf einem Steckbrett oder Starterkit prototypisieren, Compiler und Bibliotheken für einen ersten Build einrichten, und erst wenn das alles steht, mit der eigentlichen Arbeit beginnen: Code schreiben, bauen, flashen und das Verhalten am Prüfplatz validieren.
Für eine Entwicklerplatine mit Multibus-Kommunikation über SPI, I2C, UART und GPIO braucht ein erfahrenes Team dafür typischerweise 16 bis 24 Wochen. Der grösste Teil dieser Zeit geht in die Einrichtung und in das Auffinden von Fehlern, die erst auf echtem Silizium auftreten, nicht in die Firmware selbst.
Den Zeitplan dominieren üblicherweise:
Registerkarten aus Datenblättern in Treiber für die Peripherie-Initialisierung übersetzen.
Den Prüfaufbau von Hand verkabeln und die Messgeräte konfigurieren.
Ad-hoc-Testskripte schreiben, die bei jeder Pinout-Änderung brechen.
Siliziumabhängigen Race Conditions und Spannungstransienten nachjagen, die eine Software-in-the-Loop-Simulation nicht erkennen kann.
Bei der Inbetriebnahme des Signalerfassungs-Gateways wurde ein alternativer Ablauf erprobt: die manuelle Inbetriebnahme am Prüfplatz durchgängig durch Synapsio zu ersetzen, die agentische Firmware-Werkbank, die Better Devices entwickelt und betreibt. Die Zeit bis zur Inbetriebnahme sank von Wochen auf Tage. Synapsio ist eine interne Closed-Loop-Plattform, die mit LLM-gesteuerten Agenten die Firmware-Synthese, das physische Flashen und die zeitkorrelierte Messung automatisiert, wobei ein Ingenieur jede Stufe prüft und freigibt, bevor sie die Hardware erreicht.
Die vollständige Firmware-Implementierung, die funktionale Inbetriebnahme und die automatisierte HIL-Regressionssuite waren in vierzehn Kalendertagen fertig.
Die Gateway-Platine vereint:
Der Prüfplatz besteht aus drei Hauptsystemen:
Der Host-Rechner mit Synapsio sowie der Compiler- und Programmier-Toolchain.
Die Simulations- und Messbrücke mit Logikanalysator, Mixed-Signal-Oszilloskop und programmierbaren Stimuluskanälen.
Das Gerät, auf dem die Gateway-Firmware läuft.
Statt sich auf ungebremste LLM-Ausgaben zu verlassen, trennt Synapsio nicht-deterministisches Schlussfolgern (die Planung) strikt von der deterministischen Ausführung auf der Hardware: Kompilieren, Flashen und elektrisches Messen.
Der Ingenieur liefert eine einzige Eingabe, den Test-Intent, der beschreibt, wie sich das Gerät verhalten soll:
Für das Gateway lautete der Intent: „Loopback-Test mit Prüfung der DMA-Ringpuffer-Integrität und Timing-Validierung über SPI1 und UART2 durchführen.“
Aus diesem Intent plant der Synapsio-Agenten-Workflow die Arbeit, wählt die Bauteile, entwirft und prüft die Verdrahtung, bestätigt den Kabelbaum am Prüfplatz, schreibt den Testplan, erzeugt die Firmware, flasht das Gerät und führt die Tests am Prüfplatz aus. Die ersten sieben Stufen sind unten beschrieben, die achte, in der die aufgezeichnete Spur gegen den Plan abgeglichen wird, hat einen eigenen Abschnitt.
Der Agenten-Workflow zerlegt den Test-Intent anhand des Datenblatts in Registeradressen, Timing-Vorgaben und Pinout-Definitionen und erzeugt daraus zwei parallele Artefakte:
Firmware-Plan: Peripherie-Setup, Registerkonfigurationen, Interrupt-Verwaltung und Handler.
HIL-Testplan: Erwartete Signalverläufe, Stimulusmuster, Spannungsschwellen (0,0 V bis 3,3 V) und Timeout-Toleranzen.
Auf Basis des Plans wählt Synapsio die benötigten Bauteile und entwirft die Verdrahtung zwischen Gerät, Messbrücke und Stimuluskanälen. Der Entwurf wird gegen Pinout und elektrische Grenzwerte geprüft, bevor irgendetwas angeschlossen wird: Pegelkompatibilität, Buslast und die Zuordnung von Kanälen zu Pins werden auf dieser Stufe validiert.
Sobald der physische Kabelbaum fertig und freigegeben ist, prüft Synapsio, ob er dem Entwurf entspricht. Durchgangs- und Pin-Zuordnungsprüfungen laufen über die Messbrücke, sodass ein vertauschtes Paar oder eine fehlende Verbindung auffällt, bevor Firmware geflasht wird. Weil der Kabelbaum in YAML deklariert ist und nicht in Testskripte einprogrammiert, ist eine Pinout-Änderung nur eine Aktualisierung statt einer Neufassung.
Nach Bestätigung des Kabelbaums wird der HIL-Testplan aus Schritt I zu ausführbaren Prüfungen ausgearbeitet: welcher Stimulus auf welchem Kanal eingespeist wird, was die aufgezeichnete Spur zeigen muss und in welcher Toleranz. Der Plan steht fest, bevor die Firmware geschrieben wird, sodass die Firmware gegen eine unabhängige Spezifikation validiert wird und nicht gegen ihr eigenes Verhalten.
Synapsio schreibt die Geräte-Firmware und schickt sie unmittelbar durch den Cross-Compiler mit strengen Lint-Optionen.
Bei einem Syntaxfehler, einer falschen Registerbezeichnung oder einem Typproblem fliesst die Compiler-Diagnose zurück in die Agentenschleife.
Der Agent überarbeitet den Code automatisch, bis ein sauberes Firmware-Image entsteht. Kein ungeprüftes Binary berührt jemals echtes Silizium.
Die Firmware wird auf das Gerät geflasht, die Platine in einen sauberen Versorgungszustand zurückgesetzt, und Synapsio bestätigt den korrekten Hochlauf, bevor irgendein I/O stimuliert wird.
Synapsio speist den geplanten Stimulus auf echtem Silizium in das Gerät ein und erfasst die elektrische Antwort, Logikpegel, Timing und Spannung, auf einer Mikrosekunden-Zeitachse.
Synapsio bewertet die aufgezeichnete physische Spur gegen den formalen Testplan:
Entspricht das aufgezeichnete physische Verhalten den erwarteten Werten innerhalb der Toleranz, gilt der Test als bestanden. Tritt eine Abweichung auf, verknüpft Synapsio die exakt zeitgestempelte Signalspur mit der betreffenden Firmware-Zeile zur Prüfung durch die Entwickler.
Die Inbetriebnahme des Gateways wurde mit vergleichbaren internen Controller-Projekten verglichen, die mit den üblichen manuellen Prüfplatz-Abläufen durchgeführt wurden.
6–8 Wochen
6 Tage
4–6 Wochen
4 Days
6–10 Wochen
4 Days
16–24 Wochen (4–6 Mon.)
14 Tage (2 Wochen)
Software-in-the-Loop-Simulationen laufen in idealisierten Umgebungen, in denen Peripherie sofort antwortet und Versorgungsspannungen nie schwanken. Die physische Signalerfassung von Synapsio hat zwei Fehler isoliert, die SIL entgangen wären.
SPI- und UART-Bus waren gleichzeitig aktiv. Die Interruptbehandlung des einen liess den anderen 12 Mikrosekunden warten, lang genug, dass ein einzelnes Byte aus dem UART-Puffer verloren ging. Jeder Softwaretest hatte diesen Code bestanden. Am Prüfplatz haben die Zeitachsen-Prüfungen von Synapsio das fehlende Byte erkannt, den genauen Zeitpunkt gezeigt und auf den gerade laufenden Handler verwiesen. Die Korrektur lag in der NVIC-Prioritätsgruppierung und dauerte einen Nachmittag, sobald die Zeitachse zeigte, wo zu suchen war.
Das ist der Interrupt-Entwurf, der das Review bestanden hat. Er kompilierte sauber, er las sich richtig, und er war korrekt, solange nur ein Bus belegt war. Bei Konkurrenz verlor er Daten. Ein Softwaretest hätte ihn durchgelassen. Der Prüfplatz hat ihn im ersten Lauf gefunden.
Das gleichzeitige Schalten mehrerer GPIO-Leitungen verursachte einen momentanen Einbruch von 210 mV auf der internen 3,3-V-Versorgung der Platine und unterschritt damit die minimale Eingangsschwelle (VIH) eines benachbarten Sensor-Transceivers.
Auf den meisten Platinen ist das ein Zuverlässigkeitsfehler. Auf einem Signalerfassungs-Gateway ist es ein Korrektheitsfehler: ein Messgerät, dessen eigene Versorgung einbricht, wenn seine GPIOs schalten, würde saubere Signale als grenzwertig melden, und niemand wüsste warum. Das war eine Grenze der Hardware-Entkopplung, kein Firmware-Fehler, und kein Firmware-Test würde das normalerweise finden. Gefunden wurde es, weil während eines Firmware-Tests das Oszilloskop auf der Versorgung lag, und behoben vor dem Layout-Freeze statt nach einem Respin.
Der Aufbau eigener HIL-Infrastruktur scheitert intern oft am Bedarf an spezialisierten Testingenieuren.
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